中国上海，2023年4月26日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布基于台积电3nm (N3E) 工艺技术的 Cadence® 16G UCIe™ 2.5D 先进封装 IP成功流片。该 IP 采用台积电 3DFabric™ CoWoS-S硅中介层技术实现，可提供超高的带宽密度、高效的低功耗性能和卓越的低延迟，非常适合需要极高算力的应用。Cadence UCIe IP 为Chiplet裸片到裸片通信提供了开放标准，随着人工智能/机器学习 (AI/ML)、移动、汽车、存储和网络应用推动从单片集成向系统级封装 (SiP) Chiplet的转变，Chiplet裸片到裸片通信变得越来越重要。

Cadence 目前正与许多客户合作，来自 N3E 测试芯片流片的UCIe 先进封装 IP 已开始发货并可供使用。这个预先验证的解决方案可以实现快速集成，为客户节省时间和精力。

Cadence UCIe PHY 和控制器的异构集成简化了Chiplet解决方案，具有裸片可重复使用性。完整的解决方案包括以下方面，可带 Cadence 验证 IP (VIP) 和 TLM 模型交付：

l  UCIe 先进封装 PHY：UCIe 先进封装 PHY 专为支持 5Tbps/mm 以上 Die 边缘带宽密度而设计，能在显著提高能效的同时实现更高的吞吐量性能，可灵活集成到多种类型的 2.5D 先进封装中，例如硅中介层、硅桥、RDL 和扇出型封装。

l  UCIe 标准封装 PHY：助力客户降低成本，同时保持高带宽和高能效。Cadence 的电路设计使客户可以在该标准的Bump pitch范围下限内进行设计，从而最大程度提高每毫米带宽，同时还能实现更长的覆盖范围。

l  UCIe 控制器：UCIe 控制器是一种软 IP 核，可以在多个技术节点进行综合，针对不同的目标应用提供多种选项，支持流、PCI Express®(PCIe®) 和 CXL 协议。

“UCIe 联盟支持各公司设计用于标准和先进封装的Chiplet。我们非常高兴地祝贺Cadence 实现先进封装测试芯片的流片里程碑，该芯片使用基于 UCIe 1.0 规范的 die-to-die 互连，”UCIe 联盟主席 Debendra Das Sharma 博士说道，“成员公司在 IP（扩展）和 VIP（测试）方面的进展是该生态系统中的重要组成部分。再加上 UCIe工作组的成果，业界将继续看到基于开放行业标准的新Chiplet设计进入市场，促进互操作性、兼容性和创新。”

“Cadence 一直是Chiplet系统解决方案产品领域的先驱，并将继续突破先进节点和封装架构中各种多Chiplet应用的性能和能效极限，”Cadence公司全球副总裁兼 IP 事业部总经理 Sanjive Agarwala 说道，“我们认为，协调整个行业的互连标准十分重要，而 UCIe IP可作为桥梁，为大型系统级芯片提供开放式Chiplet解决方案，达到或超过制造的最大光罩极限。基于台积电 N3E 工艺的 UCIe先进封装流片是为客户提供开放式Chiplet连接标准的关键里程碑和承诺。”

Cadence 16G UCIe™ 2.5D 先进封装 IP 支持 Cadence 的智能系统设计(Intelligent System Design™) 战略，该战略可实现SoC 的卓越设计。如需了解更多信息，请访问：www.cadence.com/go/ucie16g。