Cadence集成电路封装设计技术

集成电路封装是目前硅封装板设计流程中的一个关键环节。Cadence Allegro®平台为PCB和复杂封装的设计和实施提供了完整且可扩展的技术。Cadence IC封装设计技术允许设计师优化复杂的单模和多模引线键合和倒装芯片设计，以实现降低成本和提升性能，同时还能满足较短的项目时间表。

这种约束驱动的行业标准技术支持系统规划、高级OSAT和基于铸造的封装设计，从单个模具到复杂系统。Cadence IC封装设计技术实现了高效的引线键合设计技术、约束感知基板互连设计以及详细的互连提取、建模和信号完整性/功率传输分析。

Cadence IC封装布局设计技术可用于多个不同的产品和层次，包括∶

Allegro Package Designer Plus (with license)

Silicon Layout Optionwith license

SiP Layout Option (with license)

OrbitIO™ interconnect designer (with license)

RF Layout Option (with license)

Symphony™ Team Design Option(with license)

System Connectivity Manager (with license)

优势

技术文件使用模型简化并自动化设计设置

前后原理图和无原理图流程为连接管理提供了业界最灵活的模式

动态库的生成简化了数据输入

引线键合、倒装芯片、堆叠和嵌入式模具配置的智能定义确保正确的副结构布局

即使是最复杂的多模叠层引线键合布局，高级粘合外壳生成也能实现自动化

径向、全角度推压布线解决了BGA/LGA基板布局的独特布线难题

对BGA/LGA特定的DRC/DFM/DFA 检测，确保设计能够在第一时间正确构建

3D可视化和DRC检查，比2D解决方案更准确地验证您的设计

Cadence Innovus™与Virtuoso® IC设计工具的集成流程，简化了IC和封装的联合设计

与Cadence Sigrity™、Clarity™、Celsius™解析器紧密结合，快速且准确的电气热力封装验证

支持Symphony Team Design用于基板布局的多用户并行编辑的选项，减少总体设计时间

硅布局选项扩展了Allegro Package Designer Plus处理硅衬底的布局和掩模级别验证的功能

全球共有400多家客户使用

布局特征

约束驱动的物理布局

Allegro Package Designer Plus包括设计当今高级软件包所需的所有功能和特性。全在线设计规则检查（DRC）支持层压板、陶瓷和硅基基板技术的所有组合的复杂、独特要求。支持多腔、复杂形状、交互式和自动引线键合。易于使用的Flow Manager将引导您完成每项任务，并自动化创建IC封装构建块的过程，包括模具、封装、布线、电镀条和回蚀的导入和创建。支持单模、多模、叠模、双面模；模具和基板向导使用ASCII标准格式（模具文本、DEF、AIF）、模具摘要或表单驱动的用户界面（如“文本输入”向导）自动定义这些库元素。

复杂的基板建模和规则检查

可以根据一整套物理和电气设计规则（约束）验证设计精度。物理约束是在用户定义的技术文件中建立的确保可制造性的物理设计准则。电气约束是对关键网络信号延迟、时序和失真的规范。DesignTrue DFM检查确保设计符合制造商的要求。在整个设计过程中，可以根据这些约束条件对设计进行动态检查，以确保它们符合制造和电气规范。DRC标记提供即时反馈，并在基于电子表格的约束管理器中标记违规行为。

工艺技术再利用

基板堆叠和约束信息都被捕获到一个技术文件中，然后可以将其重复用于类似结构的其他设计，以进一步缩短未来设计的周期时间，无论是部分设计还是整个设计。基板供应商可以提供包含关键设计规则的技术文件，以帮助推动正确的设计方法。制造商可以将其装配和制造要求覆盖在设计约束之上。可以使用来自不同供应商的多个技术文件，以确保二级供应商的可制造性。

引线键合、倒装芯片和铜柱逸出图案

由于引线键合仍然是最流行的包装方法，Allegro Package Designer Plus旨在提供快速、强大和灵活的键合外壳创建和编辑。接地、约束驱动、自动键合导引阵列放置可用于多个堆叠管芯、交错管芯焊盘、多个键合级别、多个焊环以及对称和非对称设计。独特的推压式键合导引编辑可在几分钟内开发出极其复杂的键合壳，提供无与伦比的功能和生产效率。真正的导线轮廓支持使用制造验证的导线回路数据实现DFM驱动的设计。回路轮廓库确保导线键合图案符合制造签准要求。这得到了广泛的线键合规则和约束的支持，这些规则和约束提供了实时设计反馈。强大的金属形状编辑工具，只需点击几下鼠标，就可以对其进行自定义、拆分环、和分配多个电压。交互式基板布线和引线键合连接的智能化工作通过焊盘进入规则、任意角度焊盘退出布线、和当指头移动时保持与键合手指对齐的引线键合引导短截线来实现。

对于凹凸柱连接，一套行之有效的工具可帮助用户创建和复制当今高密度设计中发现的复杂布线逃逸模式。包括自动和半自动工具。一旦创建了图案，设计师就可以在模具周围快速传播它们。

自动凸点到封装管脚分配和布线可行性

支持基于原理图和网表的设计方法，利用OrbitIO互连设计进行前期系统规划，并利用构成SiP Digital Architect产品一部分的独特系统连接管理器进行独立网表或复杂网表管理。逻辑分配可以动态创建，或者分配算法可以根据现有设计规则确定最佳可布线分配。网络根据网络约束和布线通道可用性按层分配。差分对定义的凸点自动分配给相邻的封装引脚。每层网络分配可视化工具还允许设计师可视化完成的分配。可以使用Flow designer技术为高速和接口总线进行额外的路线规划，该技术将网络组捆绑在一起，并允许路线规划可视化，重点关注总线末端的订购和分配。

交互式、自动交互式和全自动布线

Allegro Package Designer Plus和SiP Layout Option集成了一套用于交互式和基于规则的自动布线功能的工具。其结果是任何类型的IC封装设计都能快速准确地布线——无论是全角度、单层、多层组装基板上的线键合设计或硅插入器，都可以采用交互式和自动布线技术快速创建以制造质量为优先的互连（见图5）。

HDI设计

高密度互连（HDI）/构建层技术在几乎所有使用可布线有机基板和精细间距倒装芯片器件的IC封装设计中都很普遍。Allegro Package Designer Plus具有与自动化辅助交互设计相关的综合约束驱动的HDI设计功能。与编辑功能相关联的综合微型过孔类规则使设计师能够满足制造要求，并实现预期的设计和生产率目标（见图6）。

团队设计：设计分区和Symphony并行设计选项

Cadence提供多用户并行设计方法，以加快上市时间并缩短布局时间。设计分区允许多个设计人员通过将设计的一部分分发给多个用户来同时处理布局。设计师可以将设计划分为多个部分或区域，以供多个设计团队成员进行布局和编辑。分割可以是垂直的（“cake slice”）或水平的（基于层）。因此，每位设计人员都可以查看所有分区部分，并更新设计视图，以监视其他用户分区的状态和进度，这可以显著缩短整体设计周期并加快设计进程。

Allegro PCB Symphony Team Design option的并行工程选项缩短了大部分的封装布局设计周期。其共享画布提供了一个低开销的环境，使多个设计师能够在同一设计、同一画布上同时工作，而无需分区项目的设置要求。添加的布线工程师越多，团队完成布线的速度就越快。在并行团队设计环境中，设计师可以使用Allegro Package Designer Plus的功能和SiP Layout Option加速设计完成：用于电源传输的形状编辑和设计、交互式蚀刻编辑命令和Allegro自动交互相位调整（AiPT）和自动交互延迟调整（AiDT）功能，以及布线过程中的动态形状无效等等。

设计真实DFM和ARC

（包括核心规则，SIP布局选项许可证提供的所有规则）

全面的制造设计（DFM）检查器和装配规则检查器（ARC）提供数百种检查，以满足制造商的要求。检查可以作为一个检测组单独执行，也可以作为自定义选择执行。检查结果显示在违规浏览器中，并作为图形标记显示在设计中。

广泛的制造产出能力

所有可能需要的类型的数据都可以从文档生成到工具。用户可以轻松创建键合图、尺寸文档、格式化图纸以及包含关键封装制造数据的各种输出文件。使用SIP布局选项，可以为键合和堆叠选项创建设计变体，并评估DRC和信号完整性的过程差异。制造输出支持Gerber、IPC2581、DXF、AIF和GDSII。

目前大多数封装OSAT和铸造厂使用Cadence IC封装设计技术。这种普遍性允许用户将Allegro设计数据库直接发送到铸造厂作为制造输入，从而大大缩短生产时间并消除不准确之处。铸造厂可以使用该数据库来提高制造产量，

并在最后一刻对包装进行任何更改，而

不会在无意中影响原始规格。（请联系您的制造商以确认其具体功能。）

PCB系统级切换

Allegro Package Designer Plus不仅弥合了硅与封装设计之间的差距，还将封装与PCB设计联系起来。PCB级布局规划和布局所需的所有数据都会自动生成物理封装、原理图符号和设备模型。还包括可在电子表格工具中读取的符号（模具或BGA）导出。这些功能缩短了设置时间，提高了系统设计者的数据准确性。

封装信号和电源完整性特性

Cadence Sigrity、Clarity和Celsius™提供了详细的互连提取、3D封装建模以及功率感知信号完整性和热学分析技术。这些功能使封装分析和建模解决方案能够从早期性能评估和直流、交流PDN分析开始，并转移到使用混合解算器的全封装提取，或使用3D全波解算器的封装段详细提取。以下技术可用：

封装评估引擎，允许快速检测有问题的封装设计实践，包括检测过多的电感封装引脚、不受控阻抗和高耦合

功率感知混合解算器提取引擎，实现RLGC和S参数模型提取完整耦合信号和PDN

 全波3D解算器，用于IC封装内详细结构的高频互连提取

IR压降分析，包括考虑组件和焦耳加热、空间相关温度分布以及平面、通孔和互连的电流密度计算的电热协同模拟

IC封装性能评估可以在物理设计的早期阶段开始，早在最终封装布局之前。可通过初始连接进行可行性研究，以帮助确定哪种封装类型以最低成本提供最佳电气性能。例如，可以探索和决定DC-IR压降和电流约束驱动的堆叠选项，以及信令拓扑权衡。随着封装设计的继续，可以提取信号和PDN模型，以便与RLC寄生约束和具有关键属性（诸如阻抗和串扰或插入和返回损耗）的信号进行比较。还可以通过可用的电热耦合分析能力来探索热因素。当设计进入最后阶段时，可以执行完整的包评估（包括IR压降）和模型提取，并生成HTML验证报告，以确保发现任何重大问题并完整记录设计。对于预期以高频运行的封装，可在关键封装区域执行3D全波提取，以确保满足封装性能规范。

3D设计浏览器功能

Cadence 3D Design Viewer是一款包含在Allegropackage Designer Plus中用于复杂IC封装设计的完整实体模型3D浏览器和3D引线键合DRC解决方案。它允许用户可视化和调查整个设计，或选定的设计子集，例如具有多个引线键合配置文件的多个引线键合层。为跨团队的设计评审提供了一个共同的参考点。